在2025年國際電子器件會(huì)議（IEDM）上，臺(tái)積電首次展示了基于互補(bǔ)場(chǎng)效應(yīng)晶體管（CFET）技術(shù)的集成電路運(yùn)行成果，標(biāo)志著該技術(shù)從器件級(jí)優(yōu)化邁向電路級(jí)集成的關(guān)鍵性轉(zhuǎn)變。

根據(jù)IEDM官方預(yù)告，臺(tái)積電此次公布兩項(xiàng)里程碑成果：首款全功能101級(jí)3D單片CFET環(huán)形振蕩器（RO），以及全球最小的6T SRAM位單元，該單元同時(shí)實(shí)現(xiàn)高密度與高電流設(shè)計(jì)。

基于此前納米片單片CFET工藝架構(gòu)，臺(tái)積電團(tuán)隊(duì)引入多項(xiàng)創(chuàng)新集成技術(shù)：將柵極間距縮小至48nm以下，采用納米片切割隔離（NCI）技術(shù)實(shí)現(xiàn)相鄰FET隔離，在6T SRAM位單元中通過對(duì)接接觸（BCT）互連技術(shù)完成反相器交叉耦合。電學(xué)分析對(duì)比兩種環(huán)形振蕩器布局，重點(diǎn)驗(yàn)證了6T位單元對(duì)性能及SRAM器件穩(wěn)定性的影響。

臺(tái)積電CFET技術(shù)新進(jìn)展

CFET通過垂直堆疊n溝道與p溝道FET（CMOS核心組件）提升晶體管密度，理論上比當(dāng)前先進(jìn)納米片F(xiàn)ET密度提升近一倍。但技術(shù)難度極高：納米片F(xiàn)ET制造已極具挑戰(zhàn)，而CFET需將其單片垂直堆疊，工藝復(fù)雜度進(jìn)一步增加。此前CFET研發(fā)多限于器件級(jí)，去年IEDM上臺(tái)積電曾展示CFET反相器原型，此次則實(shí)現(xiàn)電路級(jí)集成突破。

臺(tái)積電研發(fā)團(tuán)隊(duì)制作了兩類集成電路原型：邏輯電路基礎(chǔ)的環(huán)形振蕩器，以及存儲(chǔ)電路核心的SRAM單元。其中環(huán)形振蕩器規(guī)模達(dá)800-1000個(gè)晶體管，由使能NAND元件與100個(gè)反相器組成101級(jí)結(jié)構(gòu)，工作電壓范圍0.5V-0.95V，電壓升高時(shí)振蕩頻率提升、波動(dòng)減小。

SRAM單元采用6晶體管配置，分為高密度（HD）型與高電流（HC）型，均驗(yàn)證可正常工作。HD型面積比同設(shè)計(jì)規(guī)則納米片F(xiàn)ET單元小30%，比HC型小20%；HC型讀取電流為HD型1.7倍。HD型工作電壓0.3V-1.0V，0.75V時(shí)讀取靜態(tài)噪聲容限（RSNM）135mV、讀取電流17.5μA、寫入容限（WM）265mV，參數(shù)仍有優(yōu)化空間。SRAM的交叉耦合結(jié)構(gòu)需通過BCT接觸點(diǎn)實(shí)現(xiàn)上下FET互連。

此外，臺(tái)積電在二維溝道材料晶體管領(lǐng)域也有進(jìn)展，展示了類似N2技術(shù)的堆疊納米片單層溝道晶體管電性能，及匹配良好的N/P溝道器件組成的1V工作反相器。未來還計(jì)劃研發(fā)新型互連技術(shù)，包括銅互連的過孔方案優(yōu)化、新型阻擋層，以及氣隙金屬材料、插層石墨烯等，以降低電阻與耦合電容。

全球芯片巨頭CFET布局

三星、英特爾等企業(yè)也在積極推進(jìn)CFET研發(fā)：

英特爾是最早展示CFET的廠商，2020年IEDM發(fā)布早期版本，2023年推出改進(jìn)型反相器。其采用背面供電技術(shù)，允許硅片上下同時(shí)布置互連線，簡化底部晶體管連接，實(shí)現(xiàn)60nm接觸多晶硅間距（CPP）的反相器，尺寸僅為傳統(tǒng)CMOS反相器的50%。

三星展示了48nm與45nm CPP的CFET器件（英特爾為60nm），雖為單個(gè)器件而非完整反相器，但較小尺寸原型性能下降幅度可控，團(tuán)隊(duì)認(rèn)為可通過工藝優(yōu)化解決。三星采用干法刻蝕替代濕法刻蝕實(shí)現(xiàn)源漏隔離，良率提升80%，并通過底部接觸方式節(jié)省空間，每個(gè)成對(duì)器件使用單個(gè)納米片（英特爾為三個(gè)），研究人員稱增加納米片數(shù)量可提升性能。2024年IEDM上，三星與IBM研究院聯(lián)合展示階梯式溝道設(shè)計(jì)的單片堆疊FET，通過下層寬溝道降低堆疊高度，緩解高縱橫比制造挑戰(zhàn)。

CFET：半導(dǎo)體微縮的必經(jīng)之路

行業(yè)專家認(rèn)為，在CFET普及前，納米片架構(gòu)將經(jīng)歷三代發(fā)展，期間CMOS元件（如SRAM）尺寸縮小可能停滯。比利時(shí)微電子研究中心（imec）預(yù)測(cè)，2032年工藝節(jié)點(diǎn)微縮速度放緩，將迫使行業(yè)依賴芯粒與先進(jìn)封裝技術(shù)，而CFET是繼續(xù)實(shí)現(xiàn)邏輯電路與SRAM微縮的關(guān)鍵路徑，有望超越1納米節(jié)點(diǎn)。

不過CFET商業(yè)化仍面臨挑戰(zhàn)：供電架構(gòu)設(shè)計(jì)復(fù)雜，高縱橫比結(jié)構(gòu)增加制造難度，可能導(dǎo)致工藝復(fù)雜度與成本上升。臺(tái)積電強(qiáng)調(diào)，需謹(jǐn)慎選擇集成方案以降低復(fù)雜度，減少新材料與工藝需求，并盡早開展EDA工具開發(fā)以應(yīng)對(duì)設(shè)計(jì)變更。

盡管CFET技術(shù)潛力巨大，但仍需時(shí)間突破技術(shù)瓶頸，預(yù)計(jì)2030年代才能實(shí)現(xiàn)邏輯與存儲(chǔ)領(lǐng)域的實(shí)際應(yīng)用。

本文來自微信公眾號(hào)“半導(dǎo)體行業(yè)觀察”（ID：icbank），作者：編輯部，36氪經(jīng)授權(quán)發(fā)布。

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